5 月 25 日，华为芯片业务负责东谈主何庭波在 IEEE 外洋电路与系统研讨会上认真发布  τ（t ā o）定律，提议以"时刻缩微"替代"几何缩微"，浅显来说，即是芯片竞赛从此不看谁"作念得小"，而看谁让信号"跑得快"。

音讯如故发布，就在网上"炸"开，联系多个词条登上热搜，引起网友热议。

有东谈主说，韬定律是华为在先进制程严重受限、后摩尔期间"摩尔定律"经济旯旮效应赶快递减的布景下，作念出的一个焕然一新的工程表面改造。那么，τ  定律到底是什么呢？它和摩尔定律有什么关系？对咱们的生存又有什么真谛呢？

图源：某酬酢平台

韬定律是什么，

和摩尔定律到底有什么关系？

要想了解  τ  定律，那一定离不开摩尔定律，一句话来往首两者的区别即是：总揽半导体行业 60 多年的摩尔定律，追求的是晶体管尺寸越小越好，也叫"几何微缩"。韬定律追求的是，信号传播越快越好，也叫"时刻缩微"。

这也即是何庭波在研讨会上所提议的，以"时刻缩微"替代"几何缩微"。

5 月 25 日，何庭波在 2026 外洋电路与系统研讨会上 / 新华社发

τ，读作 / ˈ ta ʊ，对许多东谈主来说，它很目生。在电路表面中，它代表着时刻常数，等于电阻乘以电容，单元是秒，暗示着一个信号在电路中清楚下来所需要的时刻，它意味着延伸与恭候，那些体感难以察觉却确实存在的时刻。

在芯片工业当年几十年的叙事中，接洽向上的面孔一直是空间。芯片行业永恒用纳米标注芯片的技艺世代节点，90nm、65nm、45nm、22nm、7nm、3nm，数字越小，芯片越快，技艺也就越向上。因此，许多东谈主会觉得" 3nm   制程芯片"代表着芯片中某个重要元件粗鲁结构的尺寸即是 3nm。

早年间如实如斯。在摩尔定律刚被提议时，这种和谐基本诞生，行业以芯片晶体管栅极的物理长度来描述半导体的技艺制程。这是当年统一各泰半导体制造商的法度化设施。一则便捷定名，二则栽培一套行业评价体系。栅极越短，开关速率越快，一样面积塞的晶体管越多，芯片越先进。

但从 1997 年起，这个对应关系就运行不太准确了。

一运行是低报，Intel 公司的 250nm   芯片本色的栅极长度是 200nm，而到了 2011 年，买卖家具的晶体管从平面结构酿成了立体的 FinFET 结构，维度上的变化导致了栅极长度这个倡导本来就不再适用。

事实上，22nm   制程芯片本色的晶体管栅极长度是 26nm，10nm   节点是 18nm，声称的数字险些只好本色的一半，厂商们运利用用"等效工艺"来标示制程，此后的节点称号更是跟芯片上任何可测量的物理尺寸都莫得任何考虑，透顶脱钩。

今天，关于 10nm   以及更先进的芯片制程来说，以" nm "为标注的芯片制程事实上其实更接近于一个性能评估。台积电的 3nm 和三星的 3nm，从架构就不一样，背后的本色尺寸也皆备不同，但都叫 3nm。3nm 并不是任何东西的长度，仅仅一个名字。

这个韬定律，到底"牛"在哪？

既然在收缩这条路上走欠亨，若是咱们需要芯片上容纳更多的晶体管，那么为什么不成作念更大的芯片？谜底是：不错，可是也不太不错。

率先是制造芯片的光刻机存在着物理极限。第二个问题是良品率。在制造历程中，晶圆的名义不可能完好无瑕，业界用"颓势密度"来接洽谬误的比例。因而在颓势密度固定的情况下，裸单方面积越大，遭受颓势的概率就越高，良品率也就越低。

光刻机。图库版权图片，转载使用可能激励版权纠纷

于是行业运行想办法绕路。

一种想路是平面拼接，既然大芯片的良品率低，那么就用几颗小芯片拼接到沿途，行业术语叫作念 chiplet。但平面拼接有一个自然的颓势，芯片的打算智商和面积成正比，但拼接时许多重要通谈：内存带宽，里面贯穿，供电等，都只可从芯片边缘出入，肖似和边长成正比，故而用平面拼接时，IM体育(InPlay Matrix)芯片越大，打算智商和信号通信智商之间的剪刀差越大。这是一个由物理拓扑决定的问题，跟制程先不先进无关。

这就引出了另一种想路，立体重迭。AMD 的 3D V-Cache 在 CPU 芯片上方非凡叠了一层 SRAM 缓存，以此来彭胀 L3 缓存。Intel 的 Foveros 将不同功能的芯片落魄堆叠，打算中枢用先进制程，I/O 用熟识制程，各取长处。而台积电的 SoIC 则提供了晶圆级的 3D 重迭智商。这些决策自然如实绕过了光罩极限和良率墙，也能一定进程上收缩通信剪刀差。但它们叠的都是功能各自孤立的模块，一颗芯片上头摞另一颗芯片，粗鲁一块缓存，各层芯片里面仍然是传统的想象。 

以上所述，都是在先进工艺基础上各大厂商们所面对的穷苦与领受。

那么若是连先进制程本人都作念不到呢？制程工艺受光刻机法令暂时无法打破，手机芯片又无法遴选多芯并行处理，极为造就中枢芯片智商，那么在这种窘境下，奈何制造下一代芯片？华为面对的，即是这么的窘境。

华为意料的办法叫作念逻辑折叠（LogicFolding），而复旧它的表面框架，回到了着手提到的阿谁 τ ，时刻参数。

数字电路中不错顽劣分出两种单元：一种是由逻辑门组成的蚁集，负责完成运算；一种是触发器粗鲁寄存器，负责存储情状。

在一个时钟周期内，信号从一组寄存器触发，通过一串逻辑门蚁集完成运算，并鄙人一个时钟脉冲到来之前，抵达下一组寄存器。在通盘这些历程旅途中，延伸最长的那一条叫作念重要旅途，芯片频率的上限取决于信号走完这条旅途的时刻。

重要旅途里的时刻支出主要来源于逻辑门的互联，传统芯片会将通盘逻辑门铺在消灭个平面上，导线在上方的金属层里横向布线。而导线越长，重要旅途的延伸也就越长。

逻辑折叠的想路是将重要旅途上的逻辑门散播在落魄两层上，然后纵向贯穿，这么正本需要在平面绕路的导线只剩落魄一小段垂直贯穿，这么信号传输快了，消灭个制程下芯片的频率就能上去。全球不错和谐成以前的立体堆叠都是芯片本人在堆叠，分开仍然是完整的芯片，而逻辑折叠想要的落魄两层芯片其实是一个一语气的举座，不可离别。

这么，华为就能通过责骂延伸时刻，来达到同更先进工艺等效的芯片工艺制程。但华为的贪心还不啻于此，逻辑折叠管制的是芯片里面导线的延伸问题，但延伸并不单存在于一颗芯片里面。从晶体管开关的皮秒，到芯片造访内存的纳秒，到数据在作事器之间传输的微秒，每一个层级都有我方的时刻瓶颈。 

微芯片技艺。图库版权图片，转载使用可能激励版权纠纷

τ 定律，想作念的即是把通盘这些层级的延伸统一到消灭个目的下：特征时刻常数 τ。 

既然时刻才是实在的瓶颈，芯片的工艺向上仅仅压缩时刻的技能之一，那么就以时刻为优化主见，将时刻手脚统一的度量衡，接洽举座的时刻延伸，在每一层想办法去压缩它。在传统以"纳米"为接洽的工业法度外，掀开一个新的维度，也给业界看到一个新的可能。

平时东谈主什么时候不错用上

遴选韬定律的芯片？

严格来说，τ 定律现在尚不及以成为"定律"。

摩尔定律是 Gordon Moore 在 1965 年所作出的预言，此后行业用了多年的数据去考据，方才在 1975 年由 Carver Mead 定名成为定律。而  τ 定律现在来说，更像是一个带有明确主见的芯片工业设施论粗鲁提案敕令。能否从华为一家的技艺道路图成为行业招供的法度，还需要时刻来考据和回答。

而华为我方也在论文中列出了一些穷苦和挑战，现存的 EDA 器具是为平面想象斥地的，不复旧跨层聚拢想象优化，而不同硅片之间的工艺偏差广泛于消灭晶圆里面，对良品率和时序都组成挑战，每一个用于芯片层级之间通信的搀杂键和硅通孔本人也有 RC 支出，必须逐层讲授折叠的收益。而遴选逻辑折叠想象想路的 Kirin 2026 芯片尚且只在重要旅途上局部折叠，远没铺开到通盘这个词想象。

挑战与机遇老是并行，新的标的能否凯旋前行，谜底不在论文里，在翌日的芯片里。好在无用等太久，2026 年秋，等效 2nm 制程的 Kirin 2026 芯片就会上市。第一个谜底，很快就来。

运筹帷幄制作

作者丨 antares   打算机图形学硕士、游戏行业从业者、科普作者

审核丨姬扬 浙江大学物理学院锻真金不怕火

          孙明轩 上海工程技艺大学锻真金不怕火 中国科普作者协会会员

运筹帷幄丨张一诺

责编丨张一诺

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